特权FPGA VIP视频图像开发套件例程详解2——DDR2控制器读写测试.pdf
本实例对 Altera 提供的 DDR2 控制器 IP 核模块进行操作，每 1.78 秒执
行一次 DDR2 的写入和读出操作。先是从 0 地址开始遍历写 256*64bits 数
据到 DDR2 的地址 0-1023 中；在执行完写入后，执行一次相同地址的读操
作，将读出的 256*64bits 数据写入到片内 RAM 中。
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