用Verilog 语言实现alu的设计
Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。
文件下载
评论信息
-
-
-
qq_41095600 :4位alu，这么简单还贵2020-12-12 -
其他资源
- 有效值计算 c语言
- AE+C#实现最短路径源码与程序
- matlab小波信号去噪（可用于预测数据预处理）
- 经验模态分解端点效应处理程序
- 各地区金融机构存贷款余额03-18.xls
- CUTE80数据集
- 淘宝秒杀神器
- neuro dynamic programming
- C# IOCP高性能 SOCKET并发完成端口例子（有C#客户端）完整实例源码
- imx250规格书
- 数据结构课设--简单的职工管理系统
- Monty Hall问题(车羊问题)matlab程序
- 基于STM32的MQTT移植
- 数据分析实战一数据.csv
- colorc.exe(控制台控制部分字符输出颜色的小程序)
- Machine Intelligence and Signal Analysis
- LMMSE Turbo Equalization Based on factor graphs
- phpMyAdmin-4.0.2-all-languages
- c#商店收银系统源码
- matlab小程序
- 通用后台管理系统(OA+CRM+ERP)
免责申明
【只为小站】的资源来自网友分享，仅供学习研究，请务必在下载后24小时内给予删除，不得用于其他任何用途，否则后果自负。基于互联网的特殊性，【只为小站】 无法对用户传输的作品、信息、内容的权属或合法性、合规性、真实性、科学性、完整权、有效性等进行实质审查；无论 【只为小站】 经营者是否已进行审查，用户均应自行承担因其传输的作品、信息、内容而可能或已经产生的侵权或权属纠纷等法律责任。
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明