systemVerilog笔记，路科笔记，systemVerilog知识总结

ic验证，systemverilog笔记，路科笔记，systemVerilog知识总结，对于初学者的一些知识总结和重点知识，帮助初学者快速的上手和知识补充。 （1）关键词随机rand，randc表示周期随机性，随机完所有值再重复，需要配合预定义的类随机函数std：：randomize（）使用。约束constraint也同随机变量一起在类中声明。 PRNG(pseudorandom number generator)伪随机数生成器 ： local::只在randomize里出现，其他地方没有 ● 是指通过特定算法生成一系列的数字，使得这一系列的数字看起来是随机的，但是实际是确定的，所以叫伪随机数 ； ● const（和C语言一样，就是个常数声明，最好赋初值，不可以二次赋值）。 （2）约束constraint，inside{}，权重分布dist，使用dist：=表示每一个值的权重是相同的或者：/表示权重要平均分到值范围内的每一个值；使用$表示最大值或者最小值{[$:4]};条件约束可以通过->或者if-else：->如果箭头前面表达式的值大于0（等于1 ，为真） 就触发后面，相当于if。 SystemVerilog是一种强大的硬件描述和验证语言，广泛用于集成电路（IC）验证。以下是对SystemVerilog关键知识点的详细总结： 1. **随机化(rand)**：SystemVerilog支持随机化变量，`rand`关键字用于声明随机变量，而`randc`则表示具有周期性的随机变量，会在遍历所有可能值后重复。随机化需要配合`std::randomize()`函数使用，它会根据约束生成随机数据。 2. **约束(constraint)**：约束是SystemVerilog中用来限制随机化变量取值的重要机制。`constraint`可以在类中与随机变量一起声明。`inside{}`用于指定变量取值的范围，`dist`用于分配权重，如`dist :=`用于均分权重，`dist /=`用于指定特定权重分布。`->`和`if-else`可以用于条件约束，箭头前的表达式为真时执行后面的语句。 3. **数据类型**： - **logic**类型：可以表示任何布尔逻辑值，包括未知值（X）和未定义值（Z）。 - **数组**：包括定宽数组、动态数组、关联数组、合并数组和队列。定宽数组宽度在声明时固定，动态数组在运行时可调整大小，关联数组适用于稀疏矩阵，队列则结合了链表和数组的优点，可在任何位置插入或删除元素。 4. **新数据类型的创建**： - **typedef**：创建自定义数据类型，如枚举类型`enum`，可以方便地定义和共享枚举类型。 - **string**：处理字符串的类型，常用函数有`sformatf()`和`$display()`，前者返回整理好的字符串，后者直接打印。 5. **过程块和方法**： - **always块**：描述硬件行为，有并行执行的`always_comb`（综合为组合逻辑）和`always_latch`（保持器），以及顺序执行的`always_seq`（时序逻辑）。 - **initial**：只执行一次，常用于初始化。 - **function**：类似于C语言的函数，可返回值，可以有输入、输出、输入输出和引用参数。 - **task**：类似函数但不能返回值，常用于时序操作，可以添加耗时语句。 6. **数据变量周期**：`automatic`变量（动态）只存在于当前作用域，随过程执行而创建和销毁；`static`变量（静态）在整个程序执行期间持续存在。 7. **例化和连接**： - **模块例化**：定义模块实例，需指定端口的方向、宽度和名称，并确保实例化时的对应。 - **连接**：通过逻辑类型如`logic`完成不同模块间的信号连接。 8. **测试平台**： - **测试平台（testbench）**：包括验证结构、组件间连接，以及控制和配置。 - **DUT（待测组件）**：是设计的主体，需要在测试平台上进行验证。 - **MCDF（多通道数据整形器）**：涉及寄存器读写接口、复位信号、ID、请求、允许发送和地址等，包括驱动器（driver）、总线功能模型（BFM）等组件。 9. **MCDF组件**： - **Simulator/Driver**：生成激励信号。 - **BFM/Behavioral Model/Generator**：用于接口数据传输。 - **Initiator/Responder**：发起器主动发起数据传输，响应器接收并响应数据。 理解并熟练掌握这些知识点，对于SystemVerilog的学习和应用至关重要，无论是编写验证环境还是设计复杂的集成电路系统。