全流水RISCV处理器-源码

Verilog

RISC V RV32I verilog实现该项目是流水线处理器/数据路径的实现。它包括管道的五个阶段和一个工作转发单元。它还包括一个数据路径除CRS和FENCE指令外，此有效实现包括所有RV32I指令。它还包含所有扩展为RV32I指令的压缩“ C”指令。数据路径具有一个统一的存储器，可以代替两个分别用于指令和数据的独立存储器。

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