rautanoppa:FPGA 的硬件随机数发生器-源码

劳塔诺帕 FPGA 的硬件随机数发生器 设计 Rautanoppa 通过组合环形振荡器的输出，在 Verilog 中实现了一个基本的 HWRNG。 使用足够数量的自然抖动时，自然抖动会产生通过 FIPS 140-2 测试的随机比特流，如 rng-tools 中所用。 比特流通过 RS-232 串口输出。 串行端口 (UART) 代码逐字改编自 。 可以使用 USB 串行适配器和/或 TTL 电平信号代替传统的 RS-232 端口。 实现 Digilent Nexys2 / Xilinx Spartan 3E 500k Terasic DE2-115 / Altera Cyclone IV 4CE115 在这两种情况下，大部分代码是相同的。 这些实现之间的必要差异主要是由于 时钟管理（Altera PLL / Xilinx DCM） 调试显示 将这些移植到其他具有合适 I/O 的 X