RISCy-Business:用 SystemVerilog 编写的 MIPS32 处理器实现-源码
RISCy-业务
用 SystemVerilog 编写的 MIPS32 处理器实现。
规格：
流水线有 5 个阶段。
分支预测。
数据转发。
除中断和除法指令外的所有 MIPS32 指令。
200MHz（可能）。
测试台规格：
随机约束。
从交叉编译器生成的刺激。
包含 SystemVerilog 断言。
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