Quartus_lite_18.1基本操作方法

### Quartus Lite 18.1 基本操作方法详解 #### 一、创建项目(Create Project) 在启动Quartus Lite 18.1之后，第一步是创建一个新的项目。这一步至关重要，因为它将确定你的设计环境的基础设置。 1. **打开新建项目向导**： - 通过点击菜单栏中的`File` > `New Project Wizard...`来启动项目创建过程。 - 如果你需要打开现有的项目，则可以选择`File` > `Open Project`。 2. **设置项目基本信息**： - 在弹出的`New Project Wizard`窗口中，按照提示逐步完成设置。 - 在`Introduction`页面，简单介绍项目创建流程，直接点击`Next`。 - 下一个页面会要求输入项目的基本信息，包括项目所在的目录路径、项目名称以及顶层实体名称。 - **注意事项**：路径的最后一级文件夹名称、项目名称和顶层实体名称需要保持一致，这是Quartus软件的一项重要规定。 - 如果指定的路径不存在，Quartus会询问是否创建该目录，选择`Yes`即可。 3. **选择项目类型**： - 项目类型分为两种：`Empty project`和`Project template`。 - **Empty project**：允许用户自定义项目设置，适用于大多数情况。 - **Project template**：根据预设模板快速创建项目，适合于特定应用领域或快速原型设计。 - 对于初学者来说，推荐选择`Empty project`，以获得更多的自定义选项。 4. **选择设备(Device)和板子(Board)**： - 在`Device`选项卡中，选择目标硬件平台所使用的FPGA/CPLD芯片型号。 - 芯片的选择通常基于项目的具体需求，例如所需的I/O数量、逻辑单元数量等。 - **Name**：芯片型号名称。 - **Core Voltage**：芯片的工作电压。 - **LEs**：逻辑单元数量。 - **Total I/Os**：总的I/O端口数量。 - **GPIOs**：通用输入/输出端口数量。 - **Memory Bits**：内存大小。 - **Embedded multiplier 9-bit elements**：内置乘法器数量。 - **PLLs**：相位锁定环路数量。 - **Global Clocks**：全局时钟信号数量。 - 在此阶段还可以进行更详细的配置，比如设置时钟频率等。 5. **EDA 工具设置(EDATool Settings)**： - 在`EDATool Settings`窗口，选择合适的仿真工具。对于Quartus而言，推荐使用`ModelSim-Altera`作为仿真工具，并将格式设置为`Verilog HDL`。 - 完成所有设置后，点击`Next`进入`Summary`页面。 6. **完成项目设置**： - `Summary`页面展示了所有选定的设置，确认无误后点击`Finish`完成项目创建。 - 如果需要修改设置，可以返回到任何之前的步骤进行调整。 #### 二、创建设计文件(Create Design File) 创建设计文件是项目开发的重要环节，它涉及到了具体的设计实现。 1. **创建设计文件的方式**： - 有两种方法可以创建设计文件： - 通过`File` > `New`或快捷键`Ctrl + N`打开新文件创建窗口。 - 在主窗口中选择`File` > `New`或者直接点击工具栏上的新建图标。 2. **选择设计文件类型**： - 在Quartus Lite 18.1中提供了多种类型的设计文件输入方式，这里主要介绍两种类型： - **源代码设计文件**：通过编写Verilog HDL或VHDL代码实现设计。 - **图形设计文件**：通过绘制原理图的方式来实现设计。 - 源代码设计文件更加适合于复杂的数字系统设计，而图形设计文件则更直观易于理解。 3. **录入设计内容**： - **源代码设计文件**：在编辑器中输入具体的代码实现。 - **图形设计文件**：在图形编辑器中绘制各个元件，并通过连线的方式连接这些元件，形成完整的设计逻辑。 以上就是Quartus Lite 18.1中创建项目和设计文件的基本步骤。接下来的部分将继续介绍如何进行编译与分析、仿真、引脚分配以及下载配置等操作。通过这些步骤，你可以完成一个完整的FPGA/CPLD设计流程。