集成电路中的工程师谈FPGA时序约束七步法

上传者: 38732842 | 上传时间: 2023-03-14 08:47:53 | 文件大小: 81KB | 文件类型: PDF
从最近一段时间工作和学习的成果中,我总结了如下几种进行时序约束的方法。按照从易到难的顺序排列如下:
    0. 核心频率约束
    这是最基本的,所以标号为0。
    1. 核心频率约束+时序例外约束
    时序例外约束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。但这还不是最完整的时序约束。如果仅有这些约束的话,说明设计者的思路还局限在FPGA芯片内部。
    2. 核心频率约束+时序例外约束+I/O约束
    I/O约束包括引脚分配位置、空闲引脚驱动方式、外部走线延时(InputDelay、OutputDelay)、上下拉

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