乘积项结构PLD的逻辑实现原理

采用这种结构的PLD芯片有：Altera的MAX7000，MAX3000系列（EEPROM工艺）,Xilinx的XC9500系列（Flash工艺）和Lattice,Cypress的大部分产品（EEPROM工艺） 乘积项结构PLD，全称可编程逻辑器件，是一种高度灵活的数字逻辑设计工具，广泛应用于单片机系统和复杂可编程逻辑设备（CPLD）中。这种结构允许设计者通过编程来定制器件的逻辑功能，以满足特定的应用需求。在本文中，我们将深入探讨基于乘积项的PLD的逻辑实现原理，并通过实例解析其工作方式。 让我们了解这种结构的典型代表，包括Altera的MAX7000和MAX3000系列，它们采用了EEPROM工艺；Xilinx的XC9500系列，使用了Flash工艺；以及Lattice和Cypress的许多产品，同样基于EEPROM工艺。这些PLD芯片的共同特点是它们都基于乘积项结构来实现逻辑功能。 乘积项结构的PLD主要由三个核心部分组成：宏单元（Macrocell）、可编程连线（PIA）和I/O控制块。宏单元是PLD的基础构建模块，能够执行基本的逻辑运算。在图1中，蓝色部分表示多个宏单元的集合。可编程连线负责信号的传递，将宏单元相互连接。I/O控制块则对输入输出的电气特性进行管理，如集电极开路输出、摆率控制和三态输出等功能。 每个宏单元内部包含一个乘积项阵列和一个可编程D触发器。乘积项阵列是一个与或阵列，每个交叉点的可编程熔丝决定了信号的“与”逻辑。而乘积项选择矩阵则是一个“或”阵列，这两个部分结合可以实现任意的组合逻辑。可编程D触发器的时钟和清零输入可以自由配置，既可以从全局信号源获取，也可以由内部逻辑（即乘积项阵列）生成。如果不需要触发器，可以绕过它，直接将信号输出到PIA或I/O引脚。 为了更好地理解PLD的工作原理，我们可以分析一个简单的逻辑电路，例如图3所示的电路，其中输出f = (A + B) * C * (!D)。在PLD中，这个逻辑可以被分解为两个乘积项f1 = A * C * (!D) 和 f2 = B * C * (!D)。A、B、C和D的输入经过PIA产生相应的反变量，然后通过可编程熔丝阵列形成f1和f2的与逻辑。通过或门将这两个乘积项相加，实现f的逻辑功能。D触发器的实现则直接利用宏单元内的可编程D触发器，其时钟信号通过全局时钟通道直接连接到触发器的时钟端。 对于更复杂的电路，单个宏单元可能无法满足需求。这时，可以通过并联扩展项和共享扩展项将多个宏单元连接在一起，宏单元的输出还可以连接到PIA，作为其他宏单元的输入。这样的设计使得PLD能够处理复杂的逻辑表达式，具有很高的灵活性。 基于乘积项的PLD通常采用非易失性存储技术，如EEPROM或Flash，这使得器件在电源断电后仍能保持其编程状态，无需外部存储芯片的支持。因此，这些PLD在系统上电时即可立即投入工作，为工程师提供了极大的便利。 总结来说，乘积项结构PLD通过其特有的宏单元、可编程连线和I/O控制块，结合与或阵列和可编程D触发器，实现灵活的逻辑设计。这种结构使得设计者能够快速、高效地实现各种复杂的数字逻辑功能，广泛应用于嵌入式系统和数字电路设计中。