0.5 μm CMOS带隙基准电路设计

上传者: 38674115 | 上传时间: 2022-12-14 19:39:41 | 文件大小: 702KB | 文件类型: PDF
依据带隙基准原理,采用华润上华(CSMC)0.5 μm互补金属氧化物半导体(CMOS)工艺,设计了一种用于总线低电压差分信号(Bus Low Voltage Differential Signal,简称BLVDS)的总线收发器带隙基准电路。该电路有较低的温度系数和较高的电源抑制比。Hspice仿真结果表明,在电源电压VDD=3.3 V,温度T=25℃时,输出基准电压Vref=1.25 V。在温度范围为-45℃~+85℃时,输出电压的温度系数为20 pm/℃,电源电压的抑制比δ(PSRR)=-58.3 dB 。

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