Verilog 实现DDS 产生正弦波

DDS Verilog

Verilog 实现DDS 产生正弦波 //******************顶层模块***********************// module ddS_top(clk,sin_out,dac_en,dac_rst,dac_sync,clk_p,clk2); input clk; //AD 时钟源 input clk2; //DA 时钟源 output[15:0] sin_out; output reg clk_p; output dac_sync; output dac_rst; output dac_en; wire[9:0] out_data; wire[9:0] address; wire dds_bps; /*wire EN,sel;

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水神洛沧 :

东西不错，我已经成功的写出了自己的代码。
2014-03-20
lyj_198898 :

程序还是比较全哈，感谢分享
2013-03-11

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