verilog硬件描述语言
Verilog是一种硬件描述语言，和C语言神似。不过它并不是一种纯粹的计算机编程语言。虽然经过二者编写的代码都会经过编译，但Verilog代码并不会生成机器指令。你可以使用Verilog代码生成所设计的硬件电路，也可以编写测试文件（testbench）来验证自己的设计。这好比使用语言来生成电路设计，这种方式比画图设计可是方便多了呢
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