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[{"title":"（ 1 个子文件 1KB ） 用Verilog实现阵列乘法器","children":[{"title":"用Veril实现乘法器.txt <span style='color:#111;'> 3.26KB </span>","children":null,"spread":false}],"spread":true}]
评论信息
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shanshan7897 :就是个乘法器嘛，为啥说是阵列乘法器，我还以为是算矩阵乘法的呢2016-10-24 -
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yuwade3 :不是像平行四边形一样规则的阵列，部分积的位数不一致，不是我想要的阵列乘法器2016-02-24
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colin0508 :觉得还可以，也就是有点啰嗦2015-05-26
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chenmo901001 :程序不错，配上一些讲解就好了，看不太懂2014-10-15
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