关于FPGA笔试题目

"FPGA 笔试题目知识点总结" 本文档将对 FPGA 硬件开发技术的笔试题目进行总结和分析，涵盖了同步逻辑、异步逻辑、时序设计、建立时间、保持时间、亚稳态、同步器、系统最高速度计算等知识点。 1. 同步逻辑和异步逻辑 同步逻辑是指时钟之间有固定的因果关系，所有触发器的时钟端全部连接在一起，并接在系统时钟端。在同步逻辑中，状态的改变由时钟脉冲引起，而不受外部输入的影响。 异步逻辑是指各时钟之间没有固定的因果关系，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2. 同步电路和异步电路的区别 同步电路是指存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路是指电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 3. 时序设计的实质 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。建立时间是指触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的时间。保持时间是指触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的时间。 4. 建立时间和保持时间的概念 建立时间是指触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的时间。保持时间是指触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的时间。 5. 为什么触发器要满足建立时间和保持时间？ 因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在 0 和 1 之间变化。需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。 6. 什么是亚稳态？ 亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一步同位器”，他只能用来对一位异步信号进行同步。 7. 同步器的原理 同步器是使用两级触发器来防止亚稳态传播的电路。假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态。 8. 系统最高速度计算 系统最高速度计算是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。系统最高速度可以通过计算最小的时钟周期 Tmin = Tco + Tdelay + Tsetup 来获得，其中 Tco 是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间；Tdelay 是组合逻辑的延时时间；Tsetup 是Ｄ触发器的建立时间。 本文档对 FPGA 硬件开发技术的笔试题目进行了总结和分析，涵盖了同步逻辑、异步逻辑、时序设计、建立时间、保持时间、亚稳态、同步器、系统最高速度计算等知识点，为读者提供了一个系统的了解 FPGA 硬件开发技术的 opportunity。