FPGA开发部分IP核例化详解

FPGA Verilog IP核

常用的存储器IP核（ROM,RAM,FIFO）,分频器IP核，加减法IP核，基础的TestBench编写 pll pll_inst( .areset(rst), //低电平复位 .inclk0(clk_in), //输入始终频率 .c0(clk_out), //分频后输出的时钟 .locked(locked)); //areset和locked可以省略不用

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