低小数杂散可行方案实行设计

低小数杂散可行方案实行设计 本文介绍了低小数杂散可行方案实行设计，涉及到宽频带、极小拓扑、低功耗的锁相环设计。该方案采用的PLL（锁相环）芯片具有良好的频率可调性和谐波抑制能力，输出的宽带本振信号满足频谱分析仪的要求。 PLL1输出的参考信号作为PLL2的输入，PLL2输出的宽带本振信号功率在输出频率为2000MHz时为-2dBm，在输出频率为6000MHz时为-7dBm，为了满足系统中L0的功率要求，在PLL2信号输出端级联一个宽带放大器。为了减少谐波干扰，对PLL2输出的信号进行滤波，获得纯净的本振信号。 PLL2是宽带小数分频锁相环芯片，内部集成了基带输出为1.5GHz-3.0GHz的低噪声压控振荡器。该芯片具有15dBc的谐波抑制能力，鉴相器鉴相频率最高能够达到100MHz，因此，用户可以根据系统设计需要拓宽PLL的环路带宽。 PLL2输出的谐波抑制能力最差时为10dBc，不满足系统对本振信号的设计要求，方案设计中在信号源的最末级级联滤波器组，从而达到增加谐波抑制能力目的。 本振杂散抑制方案主要有两种：整数边界杂散和小数边界杂散。整数边界杂散发生在PFD频率的整数倍处，并且在接近载波频率时最强。如果可以改变PFD频率，使PFD频率的整数倍与载波频率的偏移量足够大，那么IBS功率将降低到一个没有问题的水平。 小数边界杂散与整数频率综合器不同，小数频率综合器的杂散信号产生时VCO的工作频率和鉴相器鉴相频率的整数倍频率无直接关系，它是由VCO和鉴相器谐波的互相调制产生的。因此，当VCO工作频率在鉴相频率的整数倍附近时，杂散泄露将增加；当VCO工作频率和鉴相频率的整数倍相同时，此时为整数边界杂散。 小数边界杂散抑制算法的目的就是通过改变鉴相器的鉴相频率，从而相应地改变N的整数部分和小数部分，达到将可能出现的杂散信号转移到环路滤波器带宽之外的目的。PLL系统中有两种方式可以实现该目的：一是使用可编程的参考源，即参考频率可控；二是改变参考信号分频比。 实验发现，Nfrae满足0.05＜Nfrae＜0.15时，小数分频锁相环的杂散大小优于-100dBc。杂散抑制算法具体的实现过程如下：（1）根据输出频率确定分频因子Div和倍频因子Dou，从而得到VCO的基准频率Fvco。