基于CPLD的数字时钟设计VHDL代码

上传者: 51458742 | 上传时间: 2024-05-26 00:22:54 | 文件大小: 27KB | 文件类型: DOCX
课程设计中的基于CPLD的数字时钟VHDL代码:由于此课程设计主要以CPLD--EPM570T100C5N芯片为主,通过Quartus II编程软件进行编程,能实现以了时间24小时为一个周期的计时和显示(时,分,秒共6个数码管显示);本设计还拓展了闹钟模块和秒表模块。有校时功能,可以分别对时,分,秒的值单独校时,使其校正到标准时间(即可以对时间进行预值);计时过程具有报时功能,当时间到达整点进行5S蜂鸣或指示灯亮报时。在各种模块中的操作不会影响其他两个模块。

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