IEEE标准文档Verilog/SystemVerilog/UVM1.2
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[{"title":"（ 3 个子文件 10.67MB ） IEEE标准文档Verilog/SystemVerilog/UVM1.2","children":[{"title":"IEEE-SystemVerilog1800-2012.pdf <span style='color:#111;'> 6.66MB </span>","children":null,"spread":false},{"title":"IEEE-UVM1800.2-2017.pdf <span style='color:#111;'> 4.01MB </span>","children":null,"spread":false},{"title":"IEEE-Standard Verilog.pdf <span style='color:#111;'> 4.48MB </span>","children":null,"spread":false}],"spread":true}]
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