数字时钟设计VHDL

数字时钟设计 VHDL时钟设计 EDA实验

设计一个可以计时的数字时钟，其显示时间范围是00:00:00~23:59:59，且该时钟具有暂停计时、清零等功能。

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评论信息

yishuifengxiao :

还可以，虽然不是我想要的
2015-02-03
keanuac :

有指导的思想
2012-11-28
l496619281 :

还行吧，可以看看。
2012-11-25

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