使用工具查看RTL代码覆盖率.docx

上传者: komonder | 上传时间: 2021-09-23 18:44:11 | 文件大小: 23KB | 文件类型: DOCX
现在大部分公司做数字芯片开发都需要用到Verilog,在RTL 代码即将完成时,有必要使用vcs + DVE去查看经过仿真后的CASE代码覆盖率,保证代码本身是没问题的。

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