asic实验报告（3,1,8）卷积编码器

asic 卷积编码器

asic实验：使用Verilog语言设计一个(3,1,8)卷积编码器

文件下载

评论信息

buptqmchen :

挺实用的，谢谢！
2013-12-17
fninerest :

可以几乎没有错误，修改后可用
2013-06-03
lutanix :

算法上有点小错误，修改后可用
2013-02-25
fanshanshu10089 :

几乎没什么错误，很好的，值得借鉴，在此基础上可以做进一步的改进，加入验证测试功能
2012-05-23
zmissm :

优点小错误需要修改，整体还行
2012-05-17

其他资源

免责申明

【只为小站】的资源来自网友分享，仅供学习研究，请务必在下载后24小时内给予删除，不得用于其他任何用途，否则后果自负。基于互联网的特殊性，【只为小站】无法对用户传输的作品、信息、内容的权属或合法性、合规性、真实性、科学性、完整权、有效性等进行实质审查；无论【只为小站】经营者是否已进行审查，用户均应自行承担因其传输的作品、信息、内容而可能或已经产生的侵权或权属纠纷等法律责任。
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见版权及免责申明