数字逻辑电路设计

上传者: j985674981 | 上传时间: 2021-05-23 22:35:44 | 文件大小: 426KB | 文件类型: DOC
数字电路课程设计的报告,包括部分代码和截图 设计目的 学会应用数字方法设计电路 进一步提高maxplus2软件的应用能力 培养学生实践的综合实力 二、设计方案 用maxplus2软件设计多功能数字钟,采用层次化的设计方法,底层使用VHDL语言设计各模块的功能,然后使用画图方法设计顶层。 设计中包括计时,校时,整点闹铃,闹钟4大模块 计时模块:用VHDL语言设计24进制计时、60进制计分、60进制计秒模块,秒的进位为分的计数脉冲,分的进位为时的计数脉冲,按键MM选择六选一多路选择器动态输出,频率设定为256hz,然后将二进制转为七段显示码动态显示 校时模块:因为SA.SB.SC是产生抖动,所以用频率64HZ的D触发器消除抖动,当按键时,通过二选一选择4HZ频率调节。Sa键按下时计时器就会迅速递增以调节为所需时间,SB键按下则是计分器迅速递增并调节,SC键时清零秒位。 整点闹时:当59分50秒时开始闹时,按键sin选择alart模块,当时间为59分50.52.54.56.58秒时,报时频率为512HZ,00:00时为1024HZ 闹钟模块:按键MC选择settime模块,然后MA.MB按键选择设定时分闹钟时间,按键set选择compare模块比较时间和设定时间的时。分闹时,闹钟时间为1分钟、 分频模块:用一个11位二进制,在时钟信号clk下,逐渐递增,根据原理可知,此二进制的每一位均可代表不同频率,在本次设计中,用到的是1hz,4hz,64hz,512hz,1024hz,所以输出只需要二进制的0,2,6,9,10位

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