《 Verilog HDL 程序设计教程》135例，源码

《 Verilog HDL 程序设计教程》135例； 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选 1 多路选择器 【例 5.8】阻塞赋值方式定义的 2 选 1 多路选择器 【例 5.9】非阻塞赋值【例 5.10】阻塞赋值 【例 5.11】模为 60 的 BCD码加法计数器 【例 5.12】BCD码—七段数码管显示译码器【例 5.13】用 casez 描述的数据选择器 【例 5.15】用 for 语句描述的七人投票表决器 【例 5.16】用 for 语句实现 2 个 8 位数相乘 【例 5.17】用 repeat 实现 8 位二进制数的乘法 【例 5.18】同一循环的不同实现方式 【例 5.19】使用了`include 语句的 16 位加法器 【例 5.20】条件编译举例【例 6.1】加法计数器中的进程 【例 6.2】任务举例【例 6.3】测试程序 【例 6.4】函数 【例 6.5】用函数和 case语句描述的编码器（不含优先顺序） 【例 6.6】阶乘运算函数 【例 6.7】测试程序 【例 6.8】顺序执行模块 1 【例 6.9】顺序执行模块 2 【例 6.10】并行执行模块 1 【例 6.11】并行执行模块 2 【例 7.1】调用门元件实现的 4 选 1 MUX 【例 7.2】用 case语句描述的 4 选 1 MUX 【例 7.3】行为描述方式实现的 4 位计数器 【例 7.4】数据流方式描述的 4 选 1 MUX 【例 7.5】用条件运算符描述的 4 选 1 MUX 【例 7.6】门级结构描述的 2 选 1MUX 【例 7.7】行为描述的 2 选 1MUX 【例 7.8】数据流描述的 2 选 1MUX 【例 7.9】调用门元件实现的 1 位半加器 【例 7.10】数据流方式描述的 1 位半加器 【例 7.11】采用行为描述的 1 位半加器 【例 7.12】采用行为描述的 1 位半加器 【例 7.13】调用门元件实现的 1 位全加器 【例 7.14】数据流描述的 1 位全加器 【例 7.15】1 位全加器【例 7.16】行为描述的 1 位全加器 【例 7.17】混合描述的 1 位全加器 【例 7.18】结构描述的 4 位级连全加器 【例 7.19】数据流描述的 4 位全加器 【例 7.20】行为描述的 4 位全加器 【例 8.1】$time 与$realtime 的区别 【例 8.2】$random 函数的使用 【例 8.3】1 位全加器进位输出 UDP 元件 【例 8.4】包含 x 态输入的 1 位全加器进位输出 UDP 元件 【例 8.5】用简缩符“？”表述的 1 位全加器进位输出 UDP 元件 【例 8.6】3 选 1 多路选择器 UDP 元件 【例 8.7】电平敏感的 1 位数据锁存器 UDP 元件 【例 8.8】上升沿触发的 D 触发器 UDP 元件 【例 8.9】带异步置 1 和异步清零的上升沿触发的 D 触发器 UDP 元件【例 8.12】延迟定义块举例 【例 8.13】激励波形的描述 【例 8.15】用 always 过程块产生两个时钟信号 【例 8.17】存储器在仿真程序中的应用 【例 8.18】8 位乘法器的仿真程序 【例 8.19】8 位加法器的仿真程序 【例 8.20】2 选 1 多路选择器的仿真 【例 8.21】8 位计数器的仿真 【例 9.1】基本门电路的几种描述方法【例 9.2】用 bufif1 关键字描述的三态门 【例 9.3】用 assign 语句描述的三态门 【例 9.4】三态双向驱动器 【例 9.5】三态双向驱动器 【例 9.6】3-8 译码器 【例 9.7】8-3 优先编码器 【例 9.8】用函数定义的 8-3 优先编码器 【例 9.9】七段数码管译码器 【例 9.10】奇偶校验位产生器 【例 9.11】用 if-else语句描述的 4 选 1 MUX 【例 9.12】用 case语句描述的 4 选 1 MUX 【例 9.13】用组合电路实现的 ROM 【例 9.14】基本 D 触发器 【例 9.15】带异步清 0、异步置 1 的 D 触发器 【例 9.16】带同步清 0、同步置