饱和加法器Verilog代码

饱和加法器 Verilog 代码

功能就是两个有符号数相加，例如16bit（2进制补码表示） + 16bit，输出仍为16bit。如果发生溢出，就将结果置为最大（32767）或最小（-32768）。 Testbench也附在其中。设计采用参数化，便于复用。希望能对用到此电路的人有所帮助。(2010-9-29修改)

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