基于VHDL的数字钟设计

基于VHDL的数字钟课程设计报告 目录 摘 要 3 引 言 3 1 数字钟的设计框图 3 2 功能说明 4 3 模块设计部分 4 3.1位选模块 4 3.2控制模块 5 3.4 8 3.5 记小时模块 10 3.6 闹钟,报时模块 11 3.7 动态扫描模块 12 3.8 译码 13 3.8.1 译码模块 13 3.8.2 选通译码 14 4系统仿真 15 4.1 数字钟原理图 15 4.2 数字钟仿真图 16 4.2.2 整点报时 16 4.2.3 暂停状态 17 4.2.4 调闹钟 17 4.2.5 清零状态 17 4.2.6 调时状态 18 4.2.7 闹铃状态 18 5 实验总结 18 5.1 实验过程 18 5.2 实验结果 19 5.3 致谢及实验总结 19 6参考文献 19