32位浮点数加法器verilog

上传者: chabu | 上传时间: 2020-01-03 11:18:01 | 文件大小: 4KB | 文件类型: txt
32位浮点数加法器 也算是减法器 其中32位浮点数用的是IEEE 754标准表示的 根据别人的改写的 有问题欢迎大家指出 信号定义不是很完整 verilog编写的

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评论信息

  • TechSmith :
    借鉴下思路,感谢
    2018-12-10
  • xuan3731 :
    txt文本写的,可以参考看看
    2017-05-05
  • zhzm1101 :
    可以直接用,没有问题!
    2015-06-19
  • yurongjie135 :
    借鉴下思路,谢谢楼主
    2014-12-01
  • dotafengvs :
    借鉴下思路还是不错的
    2014-07-01

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