数字电路加减法器
1. 实验目的:
(1) 学习二进制加/减法器运算器的原理和设计方法
(2) 掌握灵活运用Verilog HDL语言进行各种描述与建模的技巧和方法
2. 实验要求:
(1) 使用结构建模方法来实现加减法器.
(2) 课前任务:在Xilink ISE上完成创建工程、编辑程序源代码、编译、综合、仿真、验证,确保逻辑正确性.
(3) 撰写实验报告:含程序源代码、激励代码及其仿真波形、综合得到的电路图、实验结果分析以及对本实验的”思考与探索”部分所作的思考与探索.
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