03.ISE14.7下PLL实验

上传者: backkillfm | 上传时间: 2021-07-27 09:49:13 | 文件大小: 1.44MB | 文件类型: PDF
很多初学者看到板上只有一个 50Mhz 时钟输入的时候都产生疑惑,时钟怎么才 50Mhz?如果 要工作在 100Mhz、 150Mhz 怎么办?在很多 FPGA 芯片内部都集成了 PLL,其他厂商可能丌叫 PLL, 但是也有类似的功能模块,通过 PLL 可以倍频分频,产生其他很多时钟。 本实验通过调用 PLL ip core 来学习 PLL 的使用、 ISE 的 IP core 使用方法。

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