数字竞赛抢答器的设计 Verilog抢答器

上传者: ab0021050 | 上传时间: 2021-06-03 14:08:11 | 文件大小: 1.47MB | 文件类型: RAR
1、设计一个可容纳4组参赛的数字式抢答器,每组设一个按钮,供抢答使用。 2、抢答器具有第一信号鉴别和锁存功能,使除第一抢答者外的按钮不起作用。 3、设置一个主持人“复位”按钮。 4、主持人复位后,开始抢答,第一信号鉴别锁存电路得到信号后,有LED指示灯和数码管显示成功抢答组并保持5秒钟,扬声器发出3秒的音响。 5、设置一个计分电路,每组开始预置10分,由主持人记分,答对一次加1分,答错一次减1分. 打开qdq.xise,qdq_all.v是总文件,qdqpd,js1,jf分别是抢答判断,计时3S5S,记分显示

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评论信息

  • yueyuemiaomiao :
    Verilog 写的,但是缺少引脚设置
    2015-10-22
  • zzzzyyang :
    东西真的太多太杂了 看的头都晕了 但是是难得的用Verilog 写的 还是很有借鉴意义的 但是希望能加点说明就更好了
    2015-07-24
  • Coding-lover :
    有点复杂,要有点耐心看
    2013-09-06
  • shuimunianhua5566 :
    东西多且杂,对于一个新手来说完全不知道怎么用
    2012-12-10
  • XYWYLR4977 :
    我之前也做过有关于抢答器之类的项目,但是当我看过楼主这篇贴的时候,才发现自己当初的想法太过简单,而且程序的优化也远远不及楼主的水平,所以顶了一下楼主
    2012-11-30

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