千兆以太网传输实验Cyclone10 FPGAVerilog源码Quartus17.1工程文件+文档资料.zip

千兆以太网传输实验Cyclone10 FPGAVerilog源码Quartus17.1工程文件+文档资料,FPGA为CYCLONE10LP系列中的10CL025YU256C8. 完整的Quartus工程文件，可以做为你的学习设计参考。 module ethernet_test ( input rst_n, input clk_50m, output [3:0] led, output e_mdc, inout e_mdio, output [3:0] rgmii_txd, output rgmii_txctl, output rgmii_txc, input [3:0] rgmii_rxd, input rgmii_rxctl, input rgmii_rxc ); wire [ 7:0] gmii_txd ; wire gmii_tx_en ; wire gmii_tx_er ; wire gmii_tx_clk ; wire gmii_crs ; wire gmii_col ; wire [ 7:0] gmii_rxd ; wire gmii_rx_dv ; wire gmii_rx_er ; wire gmii_rx_clk ; wire [31:0] pack_total_len ; wire duplex_mode; // 1 full, 0 half assign duplex_mode = 1'b1; wire [1:0] speed ; wire link ; wire e_rx_dv ; wire [7:0] e_rxd ; wire e_tx_en ; wire [7:0] e_txd ; wire e_rst_n ; gmii_arbi arbi_inst ( .clk (gmii_tx_clk ), .rst_n (rst_n ), .speed (speed ), .link (link ), .pack_total_len (pack_total_len ), .e_rst_n (e_rst_n ), .gmii_rx_dv (gmii_rx_dv ), .gmii_rxd (gmii_rxd ), .gmii_tx_en (gmii_tx_en ), .gmii_txd (gmii_txd ), .e_rx_dv (e_rx_dv ), .e_rxd (e_rxd ), .e_tx_en (e_tx_en ), .e_txd (e_txd ) ); smi_config smi_config_inst ( .clk (clk_50m ), .rst_n (rst_n ), .mdc (e_mdc ),