代码类不允许上传十几兆的文件，因此选择了一个工具类的。 这是一个基于C++上编写的一个小游戏，也是我们都玩过的俄罗斯方块，这个设计简单易懂。 曾经有同学和我说控制台编不出什么好玩的，我想了想还是不是。想借此小游戏提起大家对编程设计的兴趣和爱好。虽然是控制台黑黑的界面，但事物是相对的，这也提供了设计者更多的遐想。简单也是好事。 希望有心的朋友好好努力。

实验一 7段数码显示译码器设计………………………………P3 实验二 8位硬件加法器设计……………………………………P7 实验三 7人投票表决器Verilog HDL设计……………………P11 实验四 巴克码信号发生器……………………………………P16 实验五 多功能数字钟设计……………………………………P22 实验六 状态机实现的ADC0809采样控制电路………………P29 实验总结与感悟 …………………………………………………P36 实验一 7段数码显示译码器设计 一、实验目的 （1）学习使用Verilog HDL语言设计简单组合逻辑电路。 （2）学习使用case语句来描述真值表。 二、实验设备与器材 GW-PK2 EDA实验箱一台。 三、实验内容及实验步骤 1.实验原理及内容 7 段数码是纯组合电路，通常的小规模专用 IC，如 74 或 4000 系列的器件只能作十进制 BCD码译码，然而数字系统中的数据处理和运算都是 2 进制的，所以输出表达都是 16 进制的，为了满足 16 进制数的译码显示，最方便的方法就是利用译码程序在 FPGA/CPLD中来实现。 2.实验步骤 （1）用Verilog HDL设计一个共阴数码管的译码电路，用case语句描述7段译码器的真值表。 （2）编译、综合、适配、下载，验证结果。 （3）进行功能仿真。 （4）设计提示：建议选实验电路模式6，用数码8显示译码输出（PIO46～PIO40），键8、键7、键6、键5四位控制输入，硬件验证译码器的工作性能。注意，在仿真中，4位输入都必须用总线方式给数据。 ………………………………………………………………………………………… 好用不贵，祝您用餐愉快~

合肥工业大学python实验报告，不保正确性，摆烂用

课程设计，懂的都懂

合肥工业大学操作系统实验报告，不保正确性，摆烂用 了解操作系统中内核程序和应用程序之间的关系；了解操作系统创建进程的过程；掌握在应用程序中创建进程的方法。 了解操作系统管理内存的框架、物理地址空间和逻辑地址空间的管理方式；掌握分配和回收物理内存的方法。 掌握使用信号量编程解决进程/线程同步互斥问题的方法；了解操作系统进程/线程同步的原理。 了解FAT文件系统的磁盘存储结构；学会文件各项空间属性的计算方法；掌握文件系统用户命令的开发方法。

课程内容 第1章 网络攻防概论 第2章 TCP/IP协议分析 第3章 信息收集技术 第4章 网络攻击技术基础 第5章 恶意代码及其防御 第6章 网络防御技术基础

2012合工大软件工程期末试卷含答案.pdf

合工大数据库系统原理实验报告，不保正确性，摆烂用 实验一 SQL Server 2008 的安装（选做） 实验二 数据库的创建和删除 实验三 基本表的创建、修改和删除 实验四 数据更新操作 实验五 数据库的分离和附加 实验六 创建和删除索引 实验七 数据基本查询 实验八 使用聚集函数的 SELECT 语句 实验九 视图的定义和使用 实验十 触发器的创建和使用 实验十一 存储过程的创建和使用 实验十二 用户管理操作 实验十三 数据库的安全性、备份和恢复

合工大编译原理实验报告（附源码），用c++编写。11111

航空航天概论试卷 西北工业大学 2009年航概期末考试