该压缩包内为博主总结的xilinx FPGA JESD204B开发所需的所有文档汇总

数字调制解调技术在数字通信中占有非常重要的地位，数字通信技术与FPGA的结合是现代通信系统发展的一个必然趋势。文中介绍了MFSK调制解调的原理，并基于FPGA实现了MFSK调制电路,仿真结果表明了该设计的正确性。

在ISE14.6开发环境中，调用Xilinx的Cordic IP核实现arctan算法。

这是2020年全国大学生FPGA大赛基础能力测试题，对大家学习FPGA、Verilog和准备赛前考试都是难得的学习材料

实现PWM信号模块，可改变初始相位，频率，占空比，通过模块外部按下两个开关分别将占空比增减，通过在模块外部在内部比较器输入端加入正弦波形实现SPWM波形，通过模块调用法产生PWM，可设置PWM信号模块的初始相位，频率，占空比。

Altera FPGA开发板的原理图和说明书（EP2C20F484）

本设计采用DE2开发板，用Verilog实现了基础时钟功能，可以设置起始时间。显示在数码管上。

使用紫光平台，黑金板卡实现功能，绝对超值划得来，试验全部说明以及解释算法等基础实践部分，划得来啊啊啊啊啊啊啊！！！！

含有完整工程，也可以移植到Vivado复现，该项目包含了完整的Quartus工程以及MATLAB验证和原始数据生成文件，该工程实现了96路信号的正交调制解调，并讲解了包括锁相环，多路滤波器的IP核的配置和使用方法，在同一工程下模拟了正交调制解调的全过程，通过modesim进行仿真，仿真后波形与MATLAB进行对比，波形完全相同，并可以达到万分之六到万分之七的误差，具有很高的完成度，IP核的使用对于初学者可以更快地理解Verilog的时序问题，多路的滤波器对的时序对于初学者有一定的的难度，多花费一些时间理解可以加深对于Verilog的认识

1、设计任务： 利用 QuartusII 软件，设计一个多功能数字钟，要求显示格式为小时—分 钟—秒钟，调整时间的按键用按键模块的 k1 和 k2，k1 调节小时，每按下一次，小时增加一个小时， k2 调整分钟，每按下一次，分钟增加一分钟。还要通过按键来控制时钟与秒表显示的切换功能，按键 k 没按下时为时钟显示功能，按下时为秒表显示功能。 Ret 按键复位，复位后全部显示 00—00—00。