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基于FPGA的奎斯特升余弦数字滤波器设计

基于FPGA的奎斯特升余弦数字滤波器设计、电子技术,开发板制作交流

2022-11-17 11:04:17 276KB 基于FPGA的奎斯特升余弦数字滤波器设计 滤波器 奈奎斯特 FPGA 开发板 电子技术 ARM开发板

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xilinx FPGA JESD204B开发所需的所有文档汇总

该压缩包内为博主总结的xilinx FPGA JESD204B开发所需的所有文档汇总

2022-11-17 10:21:17 15.51MB JESD204B 参考文档

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mfsk调制系统的FPGA实现

数字调制解调技术在数字通信中占有非常重要的地位，数字通信技术与FPGA的结合是现代通信系统发展的一个必然趋势。文中介绍了MFSK调制解调的原理，并基于FPGA实现了MFSK调制电路,仿真结果表明了该设计的正确性。

2022-11-16 23:45:35 44KB mfsk 调制系统 FPGA实现

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Xilinx Cordic IP核的用法( 以arctan为例）

在ISE14.6开发环境中，调用Xilinx的Cordic IP核实现arctan算法。

2022-11-16 20:45:27 2.59MB Cordic IP FPGA arctan

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2020年全国大学生FPGA大赛基础能力测试题

这是2020年全国大学生FPGA大赛基础能力测试题，对大家学习FPGA、Verilog和准备赛前考试都是难得的学习材料

2022-11-16 20:04:51 156KB verilog FPGA

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FPGA制作PWM信号调制器设计

实现PWM信号模块，可改变初始相位，频率，占空比，通过模块外部按下两个开关分别将占空比增减，通过在模块外部在内部比较器输入端加入正弦波形实现SPWM波形，通过模块调用法产生PWM，可设置PWM信号模块的初始相位，频率，占空比。

2022-11-16 19:07:43 27.17MB FPGA PWM verilog

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Altera FPGA开发板的原理图和说明书（EP2C20F484）

2022-11-16 18:24:51 1.23MB Altera FPGA EP2C20F484

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FPGA基础时钟DE2

本设计采用DE2开发板，用Verilog实现了基础时钟功能，可以设置起始时间。显示在数码管上。

2022-11-15 22:56:40 947KB FPGA DE2

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紫光SOBEL边缘检测例程.pdf

使用紫光平台，黑金板卡实现功能，绝对超值划得来，试验全部说明以及解释算法等基础实践部分，划得来啊啊啊啊啊啊啊！！！！

2022-11-15 18:50:31 974KB FPGA

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Verilog实现96路信号正交调制解调，通过Quartus实现，含有完整仿真文件

含有完整工程，也可以移植到Vivado复现，该项目包含了完整的Quartus工程以及MATLAB验证和原始数据生成文件，该工程实现了96路信号的正交调制解调，并讲解了包括锁相环，多路滤波器的IP核的配置和使用方法，在同一工程下模拟了正交调制解调的全过程，通过modesim进行仿真，仿真后波形与MATLAB进行对比，波形完全相同，并可以达到万分之六到万分之七的误差，具有很高的完成度，IP核的使用对于初学者可以更快地理解Verilog的时序问题，多路的滤波器对的时序对于初学者有一定的的难度，多花费一些时间理解可以加深对于Verilog的认识

2022-11-15 14:55:55 146.17MB fpga 正交调制解调 Quartus Modesim

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