本文件为用Verilog写的FLASH S29AL032D读和擦除的驱动时序，对刚学习Verilog的同学有一定帮助，已在DE2开发板上验证。
2021-01-28 03:48:07
2KB
1
本文件为用Verilog写的FLASH S29AL032D读和擦除的驱动时序，对刚学习Verilog的同学有一定帮助，已在DE2开发板上验证。
2021-01-28 03:48:00
2KB
1
本文件为用Verilog写的FLASH S29AL032D读和擦除的驱动时序，对刚学习Verilog的同学有一定帮助，已在DE2开发板上验证。
2021-01-28 03:47:18
2KB
1
本资源内包含学生宿舍管理系统的用例图，活动图，时序图，类图，组件图，状态图等，每一类图都有分析文档，有需要的可以下载。
2020-12-25 13:33:40
1.35MB
1
华科计算机组成原理实验 单总线CPU设计(定长指令周期3级时序)(HUST)解题报告对应资源： https://blog.csdn.net/Spidy_harker/article/details/106296219
2020-11-03 13:11:49
481KB
1
Springboot启动时序图https://blog.csdn.net/u010811939/article/details/80592461讲解博客
2020-02-21 03:12:33
52KB
1
FPGA时序设计的Visio形状库。visio上花时序图的组建，从visio上打开模具打开，很全很好用。
2020-02-13 03:10:48
171KB
1
本文介绍了数字集成电路设计中静态时序分析（Static Timing Analysis）和
形式验证（Formal Verification）的一般方法和流程。这两项技术提高了时序分
析和验证的速度，在一定程度上缩短了数字电路设计的周期。本文使用Synopsys
公司的PrimeTime 进行静态时序分析，用Formality 进行形式验证。由于它们都是
基于Tcl （Tool Command Language）的工具，本文对Tcl 也作了简单的介绍。
2020-02-01 03:04:23
362KB
1
本文件为用Verilog写的FLASH S29AL032D读和擦除的驱动时序，对刚学习Verilog的同学有一定帮助，已在DE2开发板上验证。
2020-01-12 03:12:48
1KB
1
基于 STM32 的 I2C 时序，使用 GPIO 模拟的方式实现，稳定可靠。keil 编译
2020-01-04 03:15:23
1.26MB
1