module traffic_control(clk,reset,r1,r2,y1,y2,g1,g2 ); input clk,reset;//1Hz输入时钟信号 output r1,r2,y1,y2,g1,g2;//红绿黄灯 reg r1,r2,y1,y2,g1,g2; reg w1,w2,w3,c1,c2,c3;//计时器标志位和使能端 parameter [1:0] s0=2'b00,s1=2'b01,s2=2'b10,s3=2'b11;//4种状态 reg[1:0] current_state,next_state; reg[2:0] cnt_5; reg[4:0] cnt_25,cnt_30; initial begin cnt_5=0;cnt_25=0;cnt_30=0;w1=0;w2=0;w3=0;c1=0;c2=0;c3=0; //赋初值 end always@(posedge clk)//3s计时器 begin if(c2) begin if(cnt_5==2) begin cnt_5<=0;w2<=1'b1;end else if(cnt_5<2) begin cnt_5<=cnt_5+1;w2<=1'b0;end else ; end else ; end

本资源为用Verilog编写的交通灯代码，欢迎下载。本人采用的是Quarters，下载即可用，可编程逻辑器件类课程需要的有缘人可自行下载

基于FPGA的DDS设计

EDA Verilog VHDL 课程设计 程序EDA Verilog VHDL 课程设计 程序EDA Verilog VHDL 课程设计 程序EDA Verilog VHDL 课程设计 程序EDA Verilog VHDL 课程设计 程序EDA Verilog VHDL 课程设计 程序EDA Verilog VHDL 课程设计 程序EDA Verilog VHDL 课程设计 程序EDA Verilog VHDL 课程设计 程序EDA Verilog VHDL 课程设计 程序

通过计数方式防抖动verilog代码，Modelsim仿真正确。

非常好的LCD verilog程序，能够在spartan3E板子上驱动

该驱动还需要使用matlab产生一个正弦表，使用quartus的乘法库就可以直接使用。简单的驱动代码

含基础实验2篇，拓展实验2篇，期末大作业1篇；为博主个人所写，仅供参考，如有错误请指出。

本代码基于有限状态机实现spi，用于控制tc5615输出正弦波，代码中包括data_init和TLC5615功能模块以及必要的仿真testbench，调度rom模块给出数据，经过实测，保证可靠可用。相关建模说明，见我的博客：https://blog.csdn.net/huigeyu/article/details/91595746---FPGA控制——基于FSM的TLC5615之SPI建模。

基于Verilog HDL与虚拟实验平台的计算机组成与CPU实验：RISCV，实现了addi、r、store、load、jmp指令