QuartusII 9.1 下载地址： http://download.altera.com/akdlm/software/quartus2/91/91_quartus_windows.exe 用了网上好多破解器，id那栏也出来了，可是就是出现Error: Current license file does not support the EP2S15F484C3 device 偶非常郁闷，不知道是不是程序写错了，怎么都查不出来。后来在一个网站上下到了这个，果然能用！！！ 方法：用bin和bin64 这两个文件夹覆盖装好的quartus中的bin和bin64，把license.DAT里边儿的叉叉替换为网卡地址，具体见里边儿的说明。 注意：在破解时，一定要选择已经改过的license.DAT的地址哦~！！ 太感动了。。。特此分享

这是大三时期所作的课程设计，“用电器电源自动控制电路”，可实现如下功能： 1．控制电路能使用电器的电源自动开启30s，然后自动关闭30s，如此周而复始的工作，要有工作状态指示； 2．当电源接通时，可随时采用手动方式切断电源；当电源切断时，可随时采用手动方式接通电源； 3．若手动接通，可由定时信号断开，然后进入自动运行状态，反之亦然 4．定时范围0分~60分，要有分秒的倒计时显示。

quartus原理图设计方法设计的电子琴程序,可通过存储音符频率,播放乐曲

quartus ii verilog hdl 正弦信号发生器 附生成mif文件的cpp源码

完成了FPGA的倒计时器的开发，内含分频模块，主控模块，倒计时模块以及显示输出模块。

Quartus II 9.1的安装目录不要含有中文汉字或空格 包含破解工具和教程

为艾米电子的EPM240T100C5-CPLD用户开发手册，有原理图，PCB图，开发步骤， Quartus 使用

从Quartus 17.1版开始的重大更新内容： 1. 增加了Stratix 10系列的器件库（Intel 真14nm工艺生产，内核速度直接上1GHz，号称全世界最快的FPGA） 2. 集成了HLS编译器（免费），用于C/C++开发FPGA，主要用于信号处理和/或科学计算类设计应用，和一样用C/C++开发FPGA的OpenCL（免费）有一些区别。 3. 把一些Quartus内部集成的功能名字改了，让用户特别是初学者更容易理解这些功能的用处： 旧的名字 新的名字 Blueprint Interface Planner Qsys Platform Designer EyeQ Eye Viewer JNEye Advanced Link Analyzer LogicLock Logic Lock Region TimeQuest Timing Analyzer 破解器增加了抗single-event upset (SEU，可以翻译成单粒子翻转)的license内容，这个对某国禁运的功能支持2009年以后的大部分新器件，对于航空、航天、兵器、核工业、电力、高铁、医疗仪器等等要求高可靠性的产品非常有价值。当然，这个license一样可以用在老版本的Quartus上，但是必需是用破解器破解过的Quartus，正版license是没有这个功能的，原因你懂得！SEU使用方法请参考器件的英文版数据手册，或者找骏龙科技要各个新系列FPGA的中文版的手册。 和这个SEU功能类似的还有加密功能的license，可以按照美国国防部标准的256位AES加密算法加密大部分新FPGA，至今还无人能解密，需要者自己联系骏龙科技。本人暂时不加入，因为这些太敏感的禁运东西加入太多了怕出问题。

1、这是我们竞赛时的第二个实验，要求是制作一个DDS信号发生器。 2、我在网上找了很多的资料，现在也一并共享吧。有南京理工大学的一个与这 个实验相近的一个讲解，我觉得这个给我的帮忙是很大的。另外一个对我帮 忙很大的一个文档是NH文件---基于FPGA的DDS信号源的设计。这两个文件由 于与我的实验课题是一样的，所以参考价值很大，几乎我的设计思想由这两 个文件左右的 3、我先讲解一下我在这个实验中遇到的问题，如果有遇到相类似问题的朋友， 希望可以对你有所帮助。首先是ROM的定制问题，就是正弦函数查找表的设计 ，可以用两种方法。一种是用MATLAB，一种用excil，为了方便我把这两个文 件一起放在这里了。（一个是makedata,用MATLAB打开就可以了，另外一个就 是“rom--数据.xcl”文件，里面的设置可能不同，能看得懂本质是一样的， 两 者弄出来的数据是不同的，因为我在制作中修改了许多次的缘故。 4.最后，我把输出是16进制的整个文件作为参考一并放在这个文件夹里就是“dds_16_show—-作为参考”这个文件夹。（考虑 到FPGA里的显示管有限的缘故，因为如果用10进制的，要6个数码管，而用16 进制的就只用5个就OＫ了）

FPGA期末课程设计最后做出来的成果。小组成员熬了几个大夜，最后算是做出来一个比较满意的成果，当然啦，老师给的成绩也挺不错的。项目一共分成三大模块，键盘控制模块+逻辑控制模块+显示模块。工具：DE2-115实验板+VGA显示+键盘控制+QuartusⅡ13.0 语言：Verilog+VDHL