TurboWarp-Setup-1.6.1-x64位安装包，适用于scratch编程，这个安装包是scratch的升级版，有60帧的选项，还可以解除scratch中的各种限制，快来下载吧！
2022-12-30 13:02:59
108.67MB
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利用Verilog编写的简单8位模型机，具有加、减、与、或功能。有设计思路，以及具体实现。有完整工程，也有文档解析讲解。具体模块有节拍产生器、控制器、算术逻辑运算单元ALU、累加器ACC、地址寄存器MAR、程序计数器PC、数据寄存器DR、存储器ROM、时钟信号源、指令寄存器IR。
2022-12-29 21:15:49
16.62MB
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PyQt5离线包 for python-3.9.10 64位，win10下亲测可用，内有安装顺序脚本。
2022-12-29 21:07:33
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用硬件描述语言（Verilog）设计单周期CPU，支持如下指令集：
{ lw，sw,addu，subu, ori, sll, srl, beq，bne }
用仿真软件Modelsim对汇编程序进行仿真测试.
1. 熟悉硬件描述语言（Verilog）和仿真软件Modelsim；
2. 用硬件描述语言（Verilog）设计程序计数器模块（PcUnit）；
3. 用硬件描述语言（Verilog）设计指令存储器模块（IM）；
4.用硬件描述语言（Verilog）设计寄存器模块（GPR）；
5.用硬件描述语言（Verilog）设计数据扩展模块（Extender）；
6. 用硬件描述语言（Verilog）设计运算器模块（Alu)；
7. 用硬件描述语言（Verilog）设计数据存储器模块（DMem）；
8. 用硬件描述语言（Verilog）设计控制器模块（Ctrl）；
9. 用硬件描述语言（Verilog）设计整机连接模块（Mips）；
10.完成上述汇编程序的仿真调试。
2022-12-29 20:19:16
2.64MB
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Redis-7.0.7-x64 for Windows 64位版 Redis 7.0.7
基于最新版的redis 7.0.7源码编译而成
2022-12-29 18:16:53
11.68MB
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时间问题，在linux系统上历史悠久。
因为时间的历史，才有了1970-1-1的起始。
因为这个起始，32位机记录时间的尽头。
因为32位机的int最大限度即将用尽，
可我们还要面临兼容性问题 ........
这里，将给出一种解决方案。
2022-12-29 13:02:49
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