01_静态时序分析基本原理和时序分析模型
02_使用Quartus II Timequest时序分析器约束分析设计
03_传统时序分析器TAN到基于SDC的Timequest时序分析器转换
04_使用Timequest约束和分析源同步电路
05_DDR_DDR2时序收敛分析
2022-06-06 17:09:27
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征途Pro《FPGA Verilog开发实战指南——基于Altera EP4CE10》2021.7.10（下）.pdf
2022-06-05 12:53:53
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器件型号是Cyclone4,实现了FIFO的IP的调用和仿真。sim文件中包含了Modelsim的仿真激励文件，直接就能用。
2022-06-01 08:54:04
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我们可以将自己的模块定义添加某些parameter，并且可将parameter关联上某些值，比如上述程序中的引脚的位宽。然后通过defparam multiplexer.参数名，这种语法来例化出不同的模块，是不是很赞呢。
2022-05-25 14:52:10
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描述影响编译器如何实现设计的定时和逻辑约束，如pin分配、设备选项、逻辑选项和定时约束。使用接口规划器原型接口实现，规划时钟，并快速定义一个合法的设备平面布置图。使用Pin规划器在目标设备的图形表示中可视化、修改和验证所有/O分配。
2022-05-25 13:29:21
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本驱动是altera_usb_blaster驱动，内附说明如何在win10上解决“文件哈希值不在指定的目录文件中”的问题，亲试在win10_64位上可以正常使用
2022-05-19 15:13:01
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