本文使用Verilog语言实现SM4加密协处理器：
使用Verilog完成XTEA/AES/SM4/MD5/SHA-1基本模块；
定义所需寄存器，添加APB总线接口，完成兼容APB总线的SM4协处理器设计；
2024-03-11 11:32:31
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使用verilog语言，通过FPGA控制AT24C02C EEPROM，硬件上需要注意，根据硬件连接芯片的A2 A1 A0 电平，编写Device Address字节内容，本设计使用的是A2=0,A1=0,A0=1;
由两个小模块和一个顶层模块组成：
iic.v 是iic通讯子模块，可以实现特定地址的读写功能。一次读写一个字节。
iic_ctrl.v 是上层的应用子模块，主要是使用vio控制8个字节接口，使能后配置写入到编辑好的8个地址中。(地址可以在模块里修改 范围为0xx0~0xFF,共256byte)上电时rst_置1后，从eeprom中读取这8个字节的数据。用于配置一些其他功能模块之类。可以根据使用情景自行修改。可以自己加ila看一下相关的时序控制。
TOP.v是顶层模块，外接线路只有rst复位，sys_clk系统时钟，I2C_SDA 数据线iic的，I2C_SCL 时钟线iic的。自己生成工程的时候记得添加vio作为控制输入看一下。
祝开发顺利~稍后会简单整理一下开发心得，调试过程中的注意事项。
2024-02-23 21:36:19
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乐曲播放器：
（1）实现暂停、播放歌曲序号显示、播放时间显示、前后切换歌曲、多倍速快进等功能；
（2）播放乐曲的同时用简谱形式在七段LED显示器上同步显示演奏的乐曲，用一个数码管的d段、g段、a段分别表示低音、中音、高音；
（3）实现用PC端的串口助手发送一定格式乐谱实现乐曲播放功能。
2024-02-23 19:34:02
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夏宇闻Verilog数字系统设计教程（第二版）.pdf
学习Verilog硬件描述语言的经典教材
2024-02-12 23:19:37
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在设计中，需要用 FPGA 读取 GPS 内部的信息， GPS 的通信方式为串口，所以在 FPGA中移植了串口程序。
2024-01-20 22:55:50
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1.常用15种CRC算法Verilog实现 2.输入width 可配置 8 bit 16 bit 32 bit 3.包含的算法CRC-8 CRC-8-ITU CRC-8-ROHC CRC-8-MAXIM
CRC-16-IBM CRC-16-MAXIM CRC-16-USB CRC-16-MODBUS CRC-16-CCITT CRC-16-CCITT-FALSE CRC-16-X25 CRC-16-XMODEM CRC-16-DNP CRC-32 CRC-32-MPEG-2
2024-01-17 21:47:57
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