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xilinx
vivado
SRIO license
xilinx
vivado
SRIO license,亲自测试可以生成BIT文件,希望大家有用
2019-12-21 18:57:23
176B
SRIO
license
1
使用vivad写的数字时钟,带有蜂鸣器闹钟功能
使用vivad写的数字时钟,带有蜂鸣器闹钟功能,计时功能能,用
vivado
打开以后综合一下就可以用,使用的是nexys n4板子,别的板子请调整管脚
2019-12-21 18:56:41
465KB
vivado
1
xilinx
vivado
xadc IP core code
利用xilinx
vivado
硬件开发套件中的IP核开发的XADC应用,可供参考,也可直接用于FPGA开发中XADC的配置。
2019-12-21 18:55:06
32KB
xilinx
vivado
IP
xadc
1
Vivado
2018.2安装包破解文件及教程(亲测可用以及自己写的教程)
之前的上传出了问题,百度云链接//消失没有及时发现,但license没有问题,重新上传了一个
Vivado
2018.2安装包破解文件及教程,在win10上亲测可用,并自己写的教程,谢谢
2019-12-21 18:54:43
633KB
Vivado
2018.2
破解文件
license
1
VIVADO
2017.4 license 亲测可用
VIVADO
2017.4 Hlx edition license 亲测可用 需要的自取
2019-12-21 18:54:36
5KB
vivado
xininx
2017.4
liscence
1
二阶锁相环Matlab程序及其FPGA程序
1、资料包含二阶环路设计简要说明,Matlab程序,Matlab程序模拟FPGA工作方式,对各变量进行了量化处理 2、资料包含使用
Vivado
2015.4.2版本的工程文件,可直接运行查看仿真结果 3、参考资料为杜勇老师的《锁相环技术原理及其FPGA实现》
2019-12-21 18:54:27
31.04MB
二阶锁相环
Matlab
FPGA
Vivado
1
Nexys 4 DDR开发板的DDR2 IP核引脚约束文件
Nexys 4 DDR开发板的DDR2 IP核的引脚约束文件(在例化DDR2 IP核的时候需要用到)。
2019-12-21 18:52:53
6KB
Xilinx
Vivado
DDR2
Nexys4
1
一个
vivado
hls的例子文档加代码
一个
vivado
hls的例子,可以进行图像处理的,仿真正确,功能完整。可以按照说明一步步的学习。
2019-12-21 18:51:07
7.43MB
vivado
hls,C
1
FPGA数字信号处理(二)并行FIR滤波器Verilog设计
并行结构FIR滤波器的Verilog HDL代码,
Vivado
工程,含testbench与仿真,仿真结果优秀
2019-12-21 18:49:39
4.35MB
Verilog
FPGA
Vivado
FIR
1
vivado
license集合 适用于各版本的常用IP(网络、RapidIO等)
此license集合适用于各版本
vivado
的常用IP(网络、RapidIO等)
2019-12-21 18:49:31
3.74MB
vivado
license
1
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