摘 要：Verilog是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD结构，成为设计专用集成电路和其他集成电路的主流。通过应用Verilog HDL对多功能电子钟的设计，达到对Verilog HDL的理解，同时对CPLD器件进行简要了解。
本文的研究内容包括: 对Altera公司Flex 10K系列的EPF10K 10简要介绍，Altera公司软件Max+plusⅡ简要介绍和应用Verilog HDL对多功能电子钟进行设计。
关键词：多功能电子钟；硬件描述语言
Abstract：Verilog is the most widely used hardware description language.It can be used to the modeling, synthesis, and simulation stages of the hardware system design flow. With the scale of hardware design continually enlarging, describing the CPLD with HDL become the mainstream of designing ASIC and other IC.To comprehend Verilog HDL and get some knowledge of CPLD device, we design a block with several functions with Verilog HDL.
This thesis is about to discuss the above there aspects: Introduce the EPF10K 10 of Flex 10K series producted by Altera Corporation simply. the software Max+plusⅡ,Design the block with several functions with Verilog HDL.
Keywords: block with several functions; hardware description language
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目 录
1 引言 2
1.1课题的背景、目的 2
1.2 课题设计环境 2
2 EPF10K 10相关说明及VERILOG HDL简介 2
2.1 EPF10K 10相关说明 2
2.2 VERILOG HDL硬件描述语言简介 4
3应用VERILOG HDL描述的多功能电子钟 5
3.1功能描述 5
3.2 源程序 6
3.3模块仿真 13
4 应用VERILOG HDL描述的多功能电子钟功能模块及仿真 15
4.1 计时模块 15
4.2 闹铃设置模块 17
4.3 校时模块 19
4.4 秒表功能模块 22
4.5 整点报时模块 25
4.6 闹铃屏蔽及响铃功能 27
4.7 秒表提示铃声功能 28
5结束语 30
6致谢 30
参考文献 31
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基于VHDL语言设计出数字钟，具有24小时数码管显示，整点报时，时间设置，闹钟设置，FPGA技术的层次化设计方法；闹钟模拟高低音发声；
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