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在FPGA逻辑设计中，从两组总线数据源中，根据某个条件选择其中一组输出，是一个十分常见的设计需求。Xilinx 自Spartan-6开始，至今最新的UltraSCALE+系列FPGA均是基于LUT6的架构，根据其原理，Xilinx 1个LUT6可以实现2-bits的2:1 Mux，从而，一个非常常用的32-bits 2:1 Bus Mux，Xilinx 6系/7系FPGA仅需4个Slices即可实现，且UltraSCALE系列甚至仅需2个Slices即可实现。

2021-06-17 18:03:59 605KB Xilinx LUT6 2:1BusMux FPGA

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XDC 约束技巧之CDC 篇

CDC是Clock Domain Crossing的简称，CDC时序路径指的是起点和终点由不同时钟驱动的路径。在电路设计中对这些跨时钟域路径往往需要进行特别的处理来避免亚稳态的产生，例如使用简单同步器、握手电路或是FIFO来隔离

2021-06-17 14:10:38 947KB xilinx XDC约束技巧

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xilinx_srio_gen2_license_2017_4.lic

赛灵思xilinx serial RappidIo 破解license，vivado 2017.4版本亲测可用，其他版本未知，使用时请将最后一段文字删除

2021-06-16 18:42:10 2KB srio rappidio xilinx license

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Xilinx_FPGA__4层板6层板设计

基于FPGA的四层六层PCB板的设计，焊盘过孔尺寸等布线规则，信号完整性分析、仿真以及电路板的设计策略和布线策略。

2021-06-16 16:11:24 1.14MB FPGA 四层六层板

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在FPGA上实现CRC算法的程序.zip

CRC校验

2021-06-15 18:02:37 11KB CRC FPGA xilinx verilog

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xilinx最新FIFO Generator v13.2 中文版

最新版xilinx ip核 FIFO Generator v13.2，欢迎大家下载一起交流资源。

2021-06-15 16:52:15 10.78MB xilinx ip核 fifo v13.2

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赛灵思 FPGA 设计时序约束指南

赛灵思 FPGA 设计时序约束指南,赛灵思 FPGA 设计时序约束指南

2021-06-14 15:16:27 848KB xilinx FPGA 设计时序 约束指南

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ZYNQ7010 硬件原理图及PCB

内含Xilinx XC7Z010方案原理图及PCB文件，可作为硬件设计参考。文件使用Cadence软件打开

2021-06-12 01:33:24 2.56MB Xilinx ZYNQ7010 PCB 原理图

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Xilinx-Kintex-7系列FPGA高速采集卡中文资料

xilinx K7系列 FPGA高速采集卡的中文资料，基于Xilinx Kintex-7 FPGA，XC7K160/325/410T FBV676可选，DDR3 256MB/512MB可选，NOR FLASH 256Mb，可根据开发需求自由搭配，成本可控；

2021-06-11 14:27:28 3.81MB FPGA 采集

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xilinx can IP核

verilog hdl的CAN控制器实现程序，已测试可用，可下载参考学习。

2021-06-11 10:03:59 60KB verilog can控制器

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