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各种CPU型号大全

2021-12-30 10:47:34 7.97MB CPU型号

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中南大学EDA课程设计指导书及源代码

中南大学电子信息工程专业 EDA课程设计指导书及源代码，设计内容：基于verilog HDL 16位RISC CPU设计与仿真，采用5级流水线。开发工具：quartusII, modelsim

2021-12-30 10:14:10 971KB 中南大学 EDA课程设计 cpu verilog源码

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实时获取CPU利用率的类.html

2021-12-30 10:10:37 41KB

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verilog编写的流水线CPU

用verilog编写的简单流水线CPU，指令集根据DLX指令集修改而来。只支持定点操作。结构大致为经典的MIPS五段流水线。不包含冲突检测及处理。

2021-12-29 20:04:22 67KB verilog 流水线 CPU

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vb网卡主板CPU序列号

vb获取网卡主板CPU序列号,vb获取网卡主板CPU序列号.

2021-12-29 18:01:39 1022B vb获取网卡主板CPU序列号

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CPU间以太网通讯.rar

三菱CPU间以太网通讯模板

2021-12-29 16:00:34 329KB 三菱plc socket

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多周期CPU设计

一个用verilog语言写的多周期CPU程序。在xilinx10.1版本下开发的。课程实验所用。

2021-12-29 14:25:06 2.71MB 多周期CPU

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高通cpu超频方案.txt

高通平台cpu超频方案，适用于大多数高通平台的。用提升cpu的性能。

2021-12-29 14:23:04 282B cpu 超频高通

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单周期CPU Verilog设计实现

设计实现MIPS单周期CPU 用Verilog语言设计实现

2021-12-29 00:07:25 2.98MB CPU

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HNU_CPU:湖南大学数字电路与逻辑设计大实验CPU设计-源码

HNU_CPU 湖南大学数字电路与逻辑设计大实验CPU设计（满分代码） CPU_all文件夹中的工程文件为总的CPU的工程文件。其他文件夹中为各模块的工程文件。此CPU包含IN、OUT指令。

2021-12-28 17:12:17 5.45MB HTML

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