用VHDL语言设计一个16进制加减计数器，计数方向可以由外界输入信号控制，带有清零和置位，输出除了包括计数值外还应包括进位和借位。
2020-04-28 21:22:41
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LabVIEW基本任务系列视频。数字输入和输出是计算机技术的基础，数字I/O可以传递真或假或1和0。 数字输出常用以表示是否超过临界值或可为电路供电。数字输入则用以触发信号的采集任务。 计数器可输出方波脉冲列，也可计算数字边沿。该视频将通过NI LabVIEW介绍数字与计数器I/O的概念。
2020-02-13 03:14:38
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Verilog HDL 计数器加数码管动态显示程序。数电作业，自己编写的。
2020-01-08 03:07:44
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异步清除是指复位信号有效时，直接将计数器的状态清零。在本设计中，复位信号为clr，低电平有效；时钟信号时clk，上升沿是有效边沿。在clr清除信号无效的的前提下，当clk的上升沿到来时，如果计数器原态是9（“1001”），计数器回到0（“0000”）态，否则计数器的状态将加1。
2020-01-03 11:42:14
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两个proteus仿真例子（6位数显频率计数器和4×4键盘及8位数码管显示构成的电子密码锁）
2020-01-03 11:41:07
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