搜索【ALtera】的结果

altera DE0 实验板电路原理图

altera 公司 DE0 实验板电路原理图

2022-06-17 10:34:25 339KB altera DE0 原理图

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altera FPGA学习入门资料

本人入门altera FPGA的学习资料，包括一个电子书《ALTERA FPGA工程师成长手册》和一个飓风4的数据手册，数据手册是完全版的，设计参考的第一手资料

2022-06-12 20:00:17 111.44MB altera FPGA 入门资料

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Altera DDR UniPHY资料

Altera DDR UniPHY资料，Altera网站都没有上传的资料，详细说明了UniPHY的功能，结构，IPcore的参数，已经如何生成带UNIPHY的DDR控制器

2022-06-11 08:54:59 2.38MB Altera DDR

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基于Altera开发板的电梯VHDL设计

该资源实现了在Altera开发板上实现智能电梯的VHDL设计，可实现上升、下降、开门、关门、看门狗等功能（led显示）。

2022-06-07 15:31:14 3.21MB VHDL Altera Quartus ii

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Altera 培训资料第一包.rar

01_静态时序分析基本原理和时序分析模型 02_使用Quartus II Timequest时序分析器约束分析设计 03_传统时序分析器TAN到基于SDC的Timequest时序分析器转换 04_使用Timequest约束和分析源同步电路 05_DDR_DDR2时序收敛分析

2022-06-06 17:09:27 7.53MB Altera 培训资料

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2022-06-05 12:53:53 50.23MB FPGAverilog

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EXP3_FIFO.rar

器件型号是Cyclone4,实现了FIFO的IP的调用和仿真。sim文件中包含了Modelsim的仿真激励文件，直接就能用。

2022-06-01 08:54:04 1.7MB FIFO FPGA Altera Cyclone4

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谈谈verilog例化

我们可以将自己的模块定义添加某些parameter，并且可将parameter关联上某些值，比如上述程序中的引脚的位宽。然后通过defparam multiplexer.参数名，这种语法来例化出不同的模块，是不是很赞呢。

2022-05-25 14:52:10 43KB verilog例化 altera 文章 单片机

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ALTERA FPGA设计约束

描述影响编译器如何实现设计的定时和逻辑约束，如pin分配、设备选项、逻辑选项和定时约束。使用接口规划器原型接口实现，规划时钟，并快速定义一个合法的设备平面布置图。使用Pin规划器在目标设备的图形表示中可视化、修改和验证所有/O分配。

2022-05-25 13:29:21 1.32MB 时序约束 altera 逻辑约束 I/O分配

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altera IP核文件仿真库 altera_mf.v文件

对altera IP核仿真所需的altera_mf.v文件

2022-05-22 18:08:45 185KB 硬件

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