适用于 Zynq 的 HLS AXI 主控和 Yocto 内核驱动程序 微型板上的完整流程示例，包括中断处理 这是一个应用程序模板，可帮助希望通过自定义 AXI Master 将数据从 Axi Stream 源传输到 Zynq DDR 的用户。 包括中断生成、Linux 内核设备驱动程序和相应的 Yocto 配方。 此版本是为编写的，使用 。 此信息同样适用于使用 AXI4 互连的其他赛灵思板卡和架构。 提供的示例设计是为编写的。 包含在本文档中： Vivado 高级综合项目 此 ANSI C 代码将从 Axi Stream Slave 连接获取数据，并将写入 Axi Master 连接，在 sw 指定地址处，并在预定义的数据传输次数后生成中断 编译后，它将生成一个适合在 Vivado IP Integrator 中使用的 IP 基于 Vivado IP 集成器的项目该项目实例化

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