本试卷是按《JSP程序设计实例教程》教材的内容来出的
2021-06-21 17:20:30 303KB JSP程序设计实例教程 试卷及答案
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JSP程序设计实例教程.pdf,网上下载完整版,现在拿出来分享给大家,希望可以珍惜
2021-06-16 16:33:10 62.07MB jsp
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eclipse程序设计实例教程中的全部实例源代码,为你一次解决。
2021-06-16 13:17:05 10.48MB 源代码
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fortran 弹性力学平面问题程序设计.ppt
2021-06-15 22:42:16 1.1MB fortran 弹性力学 程序设计 实例
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Verilog HDL应用程序设计实例精讲代码
2021-05-07 16:49:01 141KB verilog
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本书通过100多个模块实例,详细地讲解了veriloghdl程序设计语言,全书共分13章,内容涉及veriloghdl语言基本概念、建模、同步设计、异步设计、功能验证等,实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、spimastercontroller、i2cmastercontroller、canprotocolcontroller、memory模块、jpeg图像压缩模块、加密模块、ata控制器、8位risc-cpu等及各个实例模块相应的testbench,所举实例具有很强的实用性和代表性,每个实例均给出了介绍、功能分析、程序代码和结果演示。 本书内容来自作者实际工作经验的总结及平常收集整理的相关资料,步骤详细,实例丰富,讲述循序渐进,是广大ic设计工程师、电子工程人员和高校师生不可多得的一本veriloghdl参考用书。
2021-04-25 13:39:44 50.93MB Verilog HDL 程序设计 实例详解
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说明:项目cxzBook中包含了教材《Java面向对象程序设计(作者:程细柱、戴经国、 ISBN:9787564740634、电子科技大学出版社)》的所有程序实例,并由eclipse3.7调试通过,可直接导入运行;该教材的相关PPT课件可以从网址http://download.csdn.net/user/cflynn处下载,本人的email是:cxz973@qq.com,欢迎提供宝贵意见,本人不胜感谢!
2021-04-21 13:44:43 252KB Java 实例代码 程细柱
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verilog程序设计实例学习基础教程FPGA教学实验Verilog HDL例程源码合集: accn.v account.v add4_1.v add4_2.v add4_3.v add8.v add8_tp.v adder.v adder16.v adder4.acf adder4.hif adder4.ndb adder4.v adder8.v adder_tp.v add_ahead.v add_bx.v add_jl.v add_tree.v alu.v alutask.v alu_tp.v aoi.v bidir.v bidir2.v block.v block1.v block2.v block3.v block4.v buried_ff.v carry_udp.v carry_udpx1.v carry_udpx2.v clock.v code_83.v compile.v control.v correlator.v count.v count10.v count4.v count4_tp.v count60.v count8_tp.v crc.v cycle.v decode47.v decode4_7.v decoder1.v decoder2.v decoder_38.v delay.v dff.v dff1.v dff2.v dff_udp.v encoder8_3.v examples.pdf fir.v fre_ctrl.v fsm.v full_add1.v full_add2.v full_add3.v full_add4.v full_add5.v funct.v funct_tp.v gate1.v gate2.v gate3.v half_add1.v half_add2.v half_add3.v half_add4.v jk_ff.v johnson.v latch.v latch_1.v latch_16.v latch_2.v latch_8.v linear.v longframe1.v longframe2.v loop1.v loop2.v loop3.v mac.v mac_tp.v map_lpm_ram.v mpc.v mpc_tp.v mult.v mult4x4.v mult_for.v mult_repeat.v mult_tp.v mux21_1.v mux21_2.v mux2_1a.v mux2_1b.v mux2_1c.v mux31.v mux4_1.v mux4_1a.v mux4_1b.v mux4_1c.v mux4_1d.v mux_case.v mux_casez.v mux_if.v mux_tp.v non_block.v paobiao.v paral1.v paral2.v parity.v pipeline.v ram256x8.v random_tp.v reg8.v resource1.v resource2.v rom.v sell.v serial1.v serial2.v serial_pal.v shifter.v song.v test.v test1.v test2.v time_dif.v traffic.v transcript tri_1.v tri_2.v updown_count.v voter7.v wave1.v wave2.v
Verilog HDL应用程序设计实例精讲和Xilinx系列FPGA芯片IP核详解,两本电子版图书,详细讲解了 Verilog和各种xilinx IP的设计方法
2021-02-28 12:57:57 165.93MB FPGA Verilog IP核
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Delphi5应用程序设计实例.doc
2021-02-09 21:02:24 467KB delphi
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