2021数电实验ppt 译码器 集成触发器 数据选择器 电子钟24进制设计 电子钟60进制设计

1.用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。 2.用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。 3.用3线-8线译码器（74LS138）和逻辑门设计实现函数F，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 4.用VHDL语言设计实现一个3位二进制数值比较器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 5.用VHDL语言设计实现一个4选1的数据选择器；一个8421码转换为格雷码的代码转换器；一个举重比赛裁判器；一个带同步置位和同步复位功能的D触发器；一个带异步复位的4位二进制减计数器；一个带异步复位的8421码十进制计数器；一个带异步复位的4位自启动环形计数器；一个带控制端的8位二进制寄存器，当控制端为‘1’时，电路正常工作，否则输出为高阻态；一个分频系数为12，分频输出信号占空比为50%的分频器。仿真验证其功能，并下载到实验板测试。要求用拨码开关和按键开关设定输入信号，发光二极管显示输出信号。（注：有几个不需要下载到实验板测试）

　　给定含有n个元素的多重集合S，每个元素在S中出现的次数称为该元素的重数。多重数集S中的重数最大的元素称为众数。 　　例如， S={1,2,2,2,3,5}。 　　多重集S得众数是2，其重数为3。 　　算法设计： 　　 对于给定的由n个自然数组成多重数集S，计算S的众数及其重数。

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