利用有限状态机实现一般时序逻辑分析的方法设计设计一个 1110010 序列检测器,即检测器连续收到一组串行码“1110010”后,输出检测标志1,否则输出0。
2021-12-01 14:56:21 130KB VHDL 序列检测器
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计算机组成原理课程设计《基于VHDL汽车尾灯控制器的设计》
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通过按键输入学号,并循环显示:电路功能描述:通过Ego1上的按键输入自己的学号(8位10进制数),并存储在32位的寄存器中;8位10进制数输入完成后,实现滚动显示效果。
2021-11-30 22:56:46 653KB VHDL/FPGA/Verilog Verilog
本文关于FPGA优缺点、Verilog HDL与VHDL的优缺点的总结整理
2021-11-30 19:11:00 81KB FPGA 优缺点 verilog HDL
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一、多路彩灯控制器设计原理   设计一个彩灯控制程序器。可以实现四种花型循环变化,有复位开关。整个系统共有三个输入信号CLK,RST,SelMode,八个输出信号控制八个彩灯。时钟信号CLK脉冲由系统的晶振产生。各种不同花样彩灯的变换由SelMode控制.硬件电路的设计要求在彩灯的前端加74373锁存器。用来对彩灯进行锁存控制。此彩灯控制系统设定有四种花样变化,这四种花样可以进行切换,四种花样分别为:   (1)彩灯从左到右逐次闪亮。然后从右到左逐次熄灭。   (2)彩灯两边同时亮两个,然后逐次向中间点亮。   (3)彩灯从左到右两个两个点亮,然后从右到左两个两个逐次点亮。   (4
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本资料主要是华为公司内部制定的有关用VHDL、Verilog HDL语言设计数字电路的指导书,主要是技术要求,标准,及规范
2021-11-30 17:37:53 3.46MB 华为 VHDL Verilog HDL
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1、秒表接口设计 技术要点: 1)秒表有共有6个输出显示,分别为百分之一秒、十分之一秒、秒、十秒、分、十分,所以共有6个计数器与之相对应,6个计数器的输出全都为BCD码输出,这样便与同显示译码器的连接。 2)开关设置秒表报警器,每10秒钟,蜂鸣器鸣响1声,发光二极管闪烁。当计时达60分钟后,蜂鸣器鸣响10声。
2021-11-30 11:09:25 3.59MB FPGA Quartus
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VHDL编程开发,包含2DPSK通信模块设计的各个代码和仿真图,供大家参考
2021-11-30 09:18:22 355KB 2dpsk VHDL
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VerilogHDL/VHDL开发之Verilog实现冒泡排序
2021-11-30 09:06:34 16KB verilog 冒泡排序 VHDL 文章
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Sobel_Filter_Altera_OpenCL_DE1-SoC
2021-11-29 23:45:38 92.84MB VHDL
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