使用Verilog设计一个冯诺依曼结构的CPU，实现以下4条指令：
（1）addi: (rd) <- (rs) + imm
（2）lw: (rd) <- memory((rs) + imm)
（3）sw: memory((rd) + imm) <- (rs)
（4）add: (rd) <- (rd) +(rs)
CPU包含以下模块：
（1）存储器Memory
（2）时序信号产生模块CLOCK
（3）取指令模块IFU
（4）通用寄存器GR
（5）ALU
（6）控制器controller
（7）CPU
实验报告包含设计思路描述、程序代码说明、模拟图及分析。
2021-03-14 22:05:23
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2020_03_Klee_Searcher
伊兹拉达·诺维·阿尔戈里塔玛·扎普雷特古·奥克普里乌·阿拉塔·萨辛博利奇科·伊兹维尔什瓦涅
2021-03-10 18:06:36
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